适合人群: 大学生、研究生及FPGA学习者
本门课程的特色是精彩视频教学,教学与实践相结合。课程适合大学生、研究生以及FPGA学习者,有兴趣的朋友也可以购买学习。99元的课程内容物超所值,视频图像清晰,同时可获得最新录制的视频。不用担心学习难题,在QQ上有人一对一解答,不仅如此,在论坛上或者QQ群里也可以咨询难题。当然少不了的是还有文档学习资料发给学员,本课程有互动交流,还有售后服务保障。
课程一开始简单介绍了本课程学习的内容,有程序设计、运算符、模块设计、复杂模块设计和流水灯设计。第一节是要求快速掌握Verilog的程序设计,目的是用最简单的代码、最简洁的方式,设计出最易读、最健壮、最高效的Verilog代码。接着讲了电路设计的语法,设计不用的语法和使用的语法有哪些,都一一列举出来了。电路设计的3种结构、电路的列举等相关概念都一一给大家讲明白。每一小节课结束,都有课程总结,为学员归纳知识点。
Verilog的模块例化和运算符,都会在接下来讲到。讲师先从概念讲起,什么是例化、例化方法、参考例化。结合图文地逐一讲解,讲解过程细致。在讲解了几节课的概念后,便开始做练习题。先是列出了练习题和要求,然后就在下一节课中为学员讲解答案。练习题在本门课程中比较多,这也是为了巩固学员们的学习成果。
1、免费视频和购买视频99元视频的区别?
2.开发板168元,还包含赠送免费视频吗?
答:开发板168元包含免费视频赠送。
3.购买视频99元和开发板248元,有什么区别?
答:视频99元不包含开发板,但248元包含了视频加开发版。
4.视频99元,视频加开发板248元,请问买哪个更适合?
答:建议您购买视频加开发板248元,跟着视频学习边操作,实践跟理论相结合。
5.课程有周末培训班吗?有没就业推荐班?学费多少,地点在哪里?
答:每五个人可以开办周末或就业培训班,如有意向,我司会与您保持联系!
6.购买视频可以购买发票吗?
答:可以开发票的,要收6%的税点。
7.为什么越来越多的学生购买明德扬视频课程,而不考虑其他公司呢?
答: 一般的视频都是提前录好的,面向大众的培训,理论比较多;
而明德扬提供高清视频清晰、丰富的练习和答疑、对学生进行一对一个性化培训、客服跟踪学生提出的反馈、老师与学生之间的学习互动,让您享受不一般的课程服务;而购买视频的同学,老师会不断的补充和更新视频,针对更多的学生的疑难问题而开展每周答疑主题 。
带领大家开始学习verilog。
相信绝大部分的同学学习FPGA,是从verilog开始学起的。Verilog的书籍很多,例程也很多。但很多书籍都是从语法层面上讲述verilog,而同学们也是很精心第研究各种语法的使用,研究哪些语法更好,用哪个语法会使代码量更少等等。
但其实FPGA设计用到的verilog语法非常少,用来用去就是always语句、if else和case。其他语法基本上没怎么使用,甚至很多企业制定出很多规范,只允许使用其中的一点点语法。
同学们花很多的精力去研究各种v
通过模块例化,可以实现FPGA开发的自顶向下的设计和模块的复用,模块例化是必须掌握的方法。本节课讲述了模块例化的概念和方法。尤其注意例化时的参数传递。
讲述了代码中会使用到的运算符,如加减乘除、左移右移等。注意的是除法和求余要慎用。
同学们只需要理解即可,明白有这个运算符,通过后面的练习,大家就很容易掌握这些知识的。
通过一个简单的例子,讲述如何编写一个模块的代码。请按照电路图编写出此代码。通过此练习,建立起电路和verilog的对应关系
通过一个稍微复杂的例子(包含模块的例化),讲述如何编写模块的代码。请按照电路图编写出此代码。通过此练习,建立起电路和verilog的对应关系,掌握例化的方法。
本节课提供一份代码,同学们对代码进行编译,查找和修正编译出现的错误。通过修改错误,来理解代码,因为明德扬认为,只有从错误中学习,印象才最深刻,效果也最好。
本节课提供一份代码,同学们对代码进行编译,查找和修正编译出现的错误。通过修改错误,来理解代码,因为明德扬认为,只有从错误中学习,印象才最深刻,效果也最好。
本节课提供一份代码,同学们对代码进行编译,查找和修正编译出现的错误。通过修改错误,来理解代码,因为明德扬认为,只有从错误中学习,印象才最深刻,效果也最好。
本节课要求同学们根据电路图编写代码。通过此练习,固定电路和verilog的理解。
有同学会问,为什么要将电路和verilog对应起来?因为FPGA设计与软件设计不同,软件设计从来不需要考虑硬件问题,而FPGA设计本质上是数字电路设计,正确的思维是心中有数字电路图,然后通过verilog表达出来。深刻理解这个过程,决定了您掌握FPGA的程度。曾经见过一些有两年FPGA工作经验的人,从不考虑数字电路,结果还是FPGA新手,很快被工作几个月的人超越。
本节课要求同学们根据电路图编写代码。通过此练习,固定电路和verilog的理解。
通过前面内容的学习,同学们可以发现,verilog的很多内容是重复的,代码结构都差不多。
对于这些重复的内容,没必要都敲代码,那多费时间。为此,明德扬精心制作了一些模板,同学们可以通过命令,快速调用模板出来,提高效率,学习的精力用到在刀刃上。
本视频讲述通过命令Module快速调用module模块。
本视频重点讲述规范,会要求大家使用固定的几个语法去设计电路。其他语法有些就是永远不允许使用,有些是等同学们练到一定程度后,才允许使用。
要求同学们“一个always只设计一个信号”,不是为了代码好看,而是通过这个强制的要求,让同学们使用正确的设计思维。后续的思路都是按照这个要求来讲解的,请同学们务必掌握。
时钟和复位关系着整个FPGA系统的稳定,没有好的规范,系统是很容易崩溃的。曾经见过有同学为了检测信号的上升沿,把信号放在always的敏感列表里(接到时钟上),这是非常错误的做法!
本视频讲述时钟和复位的规范,要求同学们必须遵守此规范!无论任何原因,如设计更简单等,都不是违反此规范的理由。请相信,遵守此规范,是可以设计出功能电路出来的。
组合逻辑的条件一定要补全,否则会产生不希望的锁存器。例如有if 就一定要有else,case一定要加default等。请同学们时刻遵守。
本视频要求同学们设计一个module,同学们通过此练习,来体会一下"一个always只设计一个信号"的思考过程及好处
FPGA代码最常使用的功能模块是哪个呢?是状态机、乘法器、加法器、计数器?答案就是计数器!几乎我们的每个设计都要用到计数器,用来计算接受或发送了多少个数据,用来衡量用了多少时间,用来做选择信号等等。可以这么说,只要掌握了计数器的设计精髓,也就基本上掌握了FPGA。
但同学们使用计数器很多都比较随意,例如初始值随便给,加1减1条件混乱、计数结束条件不明确等,甚至还有本来要计8个数,结果计到了9个,但又觉得无所谓等等。这些都是不规范的使用方法。不规范的计数器,不仅使代码杂乱、冗余,而且使调试和定位问
本视频是计数器练习1的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
本视频是计数器练习2的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
本视频是计数器练习3的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
本视频是计数器练习4的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
本视频是计数器练习5的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
本视频是计数器练习6的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
本视频是计数器练习7的说明,请大家按照练习要求完成设计。要完成后才能看答案哦。
介绍了状态机的使用原则,以及状态机的练习。
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介绍如何进行FPGA时序分析
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异步时序处理是FPGA的重点!企业都会非常重视这个问题,如果系统莫名其妙崩溃,那一般就是时钟、电源和异步时序问题。
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